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针对采用预计算技术的连续取消译码器,设计了一种可以根据并行化需求灵活调整的、具有更低硬件复杂度和更短关键路径的反馈网络。利用矩阵分块对生成矩阵的递归性质进行了并行化推广,然后设计了基2-反馈网络,最后,采用FPGA芯片实现。电路分析与实现结果表明,优化设计将反馈网络的硬件复杂度从原先的O(N~2)降低至O(N),并且在码长为2~5至2~(10)时,将译码器的最高工作频率分别提升了3.1%、6.4%、8.5%、11.0%、11.6%、12.3%。

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